如何在Verilog中声明和使用一维和二维字节数组？

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如何在Verilog中声明和使用一维和二维字节数组？

byte a_2D[3][3];
byte a_1D[3];
// using 1D
for (int i=0; i< 3; i++)
    a_1D[i] = (byte)i;
// using 2D
for (int i=0; i< 3; i++)
    for (int j=0; j< 3; j++)
        a_2D[i][j] = (byte)i*j;
}

reg [7:0] a [0:3];
reg [7:0] b [0:3] [0:3];
reg [7:0] c;
reg d;
initial begin
   for (int i=0; i<=3; i++) begin
      a[i] = i[7:0];
   c = a[0];
   d = a[1][2]; 
   // using 2D
   for (int i=0; i<=3; i++)
      for (int j=0; j<=3; j++)
          b[i][j] = i*j;  // watch this if you're building hardware
end

module tb;
byte b [4];
initial begin
    foreach (b[i]) b[i] = 1 << i;
    foreach (b[i]) $display("Address = %0d, Data = %b", i, b[i]);
    $finish;

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