Verilog HDL结构完全嵌在module和endmodule声明语句之间，每个Verilog程序包括4个主要部分：端口定义，I／O说明，信号类型声明和功能描述。

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module<模块名>(<端口列表>)；
	端口说明(input,output,inout)
	参数定义(可选)
	数据类型定义
	连续赋值语句(assign)
	过程块(initial 和 always)
		行为描述语句
		低层模块实例
		任务和函数
	延时说明块
endmodule

上述的是总体的描述，后面会一一讲解每个部分的功能。

模块声明包括模块名和端口列表。其格式如下：

​ module 模块名（端口１，端口２，端口３，…）；

​ 模块结束的标志为关键字： endmodule 。

​ input(输入端口),output(输出端口)和inout(双向端口)。

​ 格式如下：

​ input 端口名1，端口名2，………,端口名N; //输入端口

​ output 端口名1，端口名2，………,端口名N; //输出端口

​ inout 端口名1，端口名2，………,端口名N; //输入输出端口

​ 也可以写在端口声明语句里,其格式如下(为了代码的可读性，一般不这么写)：

module module_name(input port1,input port2,…output port1,output port2… );

信号类型说明

信号可以分为端口信号和内部信号；

模块的端口表示的是模块的输人和输出口名，也就是说，它与别的模块联系端口的标识。

在模块被引用时，在引用的模块中，有些信号要输入到被引用的模块中，有的信号需要从被引用的模块中取出来口。在引用模块时其端口可以用两种方法连接:

​ (1)在引用时，严格按照模块定义的端口顺序来连接，不用标明原模块定义时规定的端口名，例如:

​ 模块名(连接端口1信号名，连接端口2 信号名，连接端口3信号名，……);

​ (2)在引用时用“.”符号，标明原模块是定义时规定的端口名，例如:

​ 模块名( . 端口1名(连接信号1名)，. 端口2名(连接信号2名),...);

​ 优点：在于可以用端口名与被引用模块的端口相对应，而不必严格按端口顺序对应，提高了程序的可读性和可移植性。

​ 关键字（又称保留字）, 小写的英文字符串。如: module、endmodule、input、output、wire、reg、and、assign、always等。下面是所有的关键字：

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always   and   assign   begin   buf   buf   if0   bufif1   case  casex  casez cmos    deassign   default   defparam  disable  edge  else  end  endcase endmodule    endfunction    endprimitive    endspecify  endtable  endtask event    for   force   forever   fork    function   highz0    highz1   if    ifnone    initial   inout  input   integer   join   large  macrmodule  medium   module 
nand  negedge  nmos   nor   not   notif0   notif1  or  output   parameter pmos  posedge  primitive  pull0  pull1  pullup  pulldown  rcmos  real realtime  reg  release  repeat  rnmos  rpmos  rtran  rtranif0  rtranif1 scalared  small  specify specparam strong0 strong1 supply0 supply1
table task time trantranif0 tranif1 tri tri0 tri1 triand trior   trireg   vectored wait wand weak0 weak1 while wire wor xnor xor

​ 标识符(identifier)是程序代码中给对象（如模块、端口、变量等）取名所用的字符串。

​ 标识符的组成：由字母、数字字符、下划线(_)和美元符号($)组成，区分大小写,其第一个字符必须是英文字母或下划线，不能是数字或$。以$开始的字符串是为系统函数保留的，如“$display”。

注意：1.关键字不能作为标识符使用。

​ 2.用有意义的有效的名字如Sum 、CPU_addr等。
​ 3.用下划线区分词。
​ 4.采用一些前缀或后缀，如
​ 时钟采用Clk 前缀：Clk_50，Clk_CPU；
​ 低电平采用_n 后缀：Enable_n；
​ 5.统一定的缩写如全局复位信号Rst。
​ 6.同一信号在不同层次保持一致性，如同一时钟信号必须在各模块保持一致。
​ 7.参数（parameter）采用大写，如SIZE 。