13.如果你想让刚才的vhdl文件生成为部件，并用它进行画图，那么请进行如下操作：

点击 File->Create/Update->Create symbol files for current file，没有报错即可

这样一个部件就生成了。

14.如果你想用上面的部件画一个顶层图，那么就新建一个Block Diagram/Schematic File

双击空白处可调出Symbol界面，在这里你可以看到自己生成的部件

选中后点击OK即可放置在原理图上,然后进行保存即可。

15.如果你想对生成的部件进行仿真测试，则进行如下操作：

点击Processing->Start->Start Test Bench Template Writer，没有报错即可

新建一个University Program VWF文件

双击左侧空白处，可调出Insert Node or Bus窗口

点击窗口的Node Finder->List-> ">>" ->OK

再次点击OK，输入相应的数据，红框内是设置低电平和高电平的按钮

保存后点击Run Functional Simulation，稍等即可弹出仿真后的界面

这样一个编写代码->生成部件->生成顶层图->仿真测试的流程就完成了。

注意：你想对哪个文件进行仿真，就需要先将哪个文件设置为顶层文件，并进行组建编译，然后重新建立一个VWF文件。

如果在仿真过程中出现了“testbench_vector_input_file option does not exist”的错误，那么请参考如下链接：

https://www.cnblogs.com/UnfriendlyARM/p/9742613.html

本文摘自我的CSDN博客，原文链接https://blog.csdn.net/a154299/article/details/82937062